Que rechercher au Symposium sur la technologie VLSI
Le Symposium VLSI 2021 (pluriel, car il y a une piste de technologie des semi-conducteurs et une piste de circuits et systèmes) sera un événement virtuel qui se tiendra la semaine du 12 juin. En temps normal, le VLSI alterne entre Hawaï et le Japon. Le «lieu» de cette année est le Japon.
Le thème est «Systèmes VLSI pour la transformation du mode de vie».
Le président du Symposium des circuits 2021, Ken Takeuchi, a fait ces commentaires dans son invitation:
«Même lorsque Covid-19 sera récupéré dans le futur, notre société pourrait faire face à une transformation radicale du mode de vie. Les gens peuvent venir travailler de manière plus isolée et sont moins susceptibles de se déplacer physiquement pour des problèmes personnels et professionnels. Le changement microscopique du mode de vie des individus ainsi que le changement macroscopique de la structure sociale tels que l’organisation de l’entreprise, l’urbanisme et les transports peuvent se produire. Lors du Symposium 2021, en tenant compte de ces transformations de style de vie, nous discuterons de la manière dont les VLSI de pointe peuvent contribuer à de telles transformations de style de vie et de santé.
La première séance plénière du symposium technologique touche directement la pandémie avec «Pandemic Challenges, Technology Answers» présenté par Siyoung Choi, président et directeur général de Foundry Business chez Samsung. Bien qu’elle ait présenté des défis à l’industrie, la pandémie a fourni l’un des plus grands booms pour le secteur des semi-conducteurs, et Samsung devrait avoir une perspective intéressante sur l’application des leçons de l’année dernière à son activité de fonderie.
Entre les nanofeuilles
Avec si peu d’acteurs impliqués dans les nœuds avancés, on pourrait penser qu’il y aura moins de diversité dans la vision technologique. Comme nous en sommes à deux fabricants actuellement sur les nœuds de production 5 nm les plus avancés (Samsung et TSMC), il y a du vrai à ce point.
D’un autre côté, cependant, le changement technologique pour le front-end du flux de fabrication arrive plus rapidement que jamais alors que finFETS s’apprête à prendre sa retraite. Deux technologies se profilent à l’horizon alors que l’industrie doit évoluer au-delà du finFET.
La technologie initiale au-delà du finFET sera le transistor nanofeuille. Cela fait largement partie d’un concept qui peut également être décrit comme une porte tout autour ou GAA. Nanowire est un autre terme que les lecteurs peuvent connaître et qui n’est qu’une saveur légèrement différente de feuille nanométrique.
La technologie Nanosheet reçoit une session complète (avec la co-optimisation de la technologie de conception). dans la session 15 et le clairement intitulé Nanosheet et DTCO.
IBM, Nvidia, Qualcomm et Samsung sont tous représentés du côté de la cooptimisation technologique, mais les articles en nanofeuille de cette session proviennent tous du monde universitaire.
Les autres articles sur la technologie GAA sont éparpillés tout au long de la conférence. Un couple mérite une attention particulière.
Jin Cai de TSMC présentera Technologie de périphérique CMOS pour la prochaine décennie comme l’un des modules du premier cours de courte durée VLSI Technologie avancée de processus et de périphérique vers 2 nm-CMOS et mémoire émergente). Cai a l’intention de discuter de la technologie finFET actuelle et de présenter une feuille de route pour le dispositif nanofeuille avec la vision de TSMC. TSMC a résisté à la prochaine génération, étendant à la place finFET pour le nœud 3 nm. À en juger par une présentation similaire de l’IEDM 2019, le matériel peut spécifiquement inclure des dispositifs de canal de matériau 2D (nous en parlerons plus tard).
Le deuxième module du cours abrégé est de IMEC: Architectures de périphériques Nanosheet pour permettre la mise à l’échelle CMOS en 3 nm et au-delà: Nanosheet, Forksheet et CFET. Ce court sujet de cours sera présenté par Naoto Horiguchi, directeur du programme Logic CMOS Device Technology d’IMEC.
Alors que Samsung s’apprête à lancer son MBCFET (FET multi-bridge channel) plus tard cette année, il faut s’attendre à ce que l’accent soit mis sur cette technologie. (Oui, MBCFET est encore un autre terme, la marque Samsung pour les transistors nanosheet.) Samsung est représenté ailleurs dans la conférence, mais n’a pas d’entrée pour le MBCFET.
Son directeur du développement CMOS logique a présenté le sujet dans le cadre de la feuille de route de la porte tout autour du cours de courte durée, et IMEC rapporte les progrès spécifiques dans les transistors à feuille de fourche dans la deuxième des sessions des documents technologiques. FET Forksheet pour une mise à l’échelle CMOS avancée: co-intégration Forksheet-Nanosheet et portes métalliques à double fonction de travail dans un espace NP de 17 nm examine l’intégration des dispositifs à canaux N et P pour promouvoir les avantages de mise à l’échelle de la zone de la structure de la feuille de fourche.
Une fois que les variantes de nanofeuille de silicium et de silicium-germanium seront épuisées, l’industrie passera à une classe fondamentalement nouvelle de matériaux de canal.
2D ou pas 2D…
Les transistors à canal 2D remplaceront les dispositifs à nanofeuilles dans la prochaine décennie. Certaines études marquantes de ces appareils ont été examinées récemment dans EE Times. En tant qu’approche plus futuriste, cette technologie est plus présente au VLSI 2021.
Il y a cinq articles sur les matériaux 2D acceptés à la conférence de cette année, principalement dans la troisième session sur la technologie – Futurs dispositifs logiques.
IMEC est bien représenté avec deux articles couvrant WS2 technologie dans la session du dispositif logique. Le premier est un papier de périphérique détaillant la mise à l’échelle de la porte pour WS à double porte2 transistors.
Le deuxième document IMEC se rapproche de la faisabilité commerciale du concept de matériau 2D en discutant du rendement et de l’uniformité du processus pour les tranches de 300 mm. Le point clé est le potentiel d’intégration de ces transistors dans le processus d’arrière-plan de la ligne pour les puces 3D monolithiques.
Sur cette note, un article de recherche de Taiwan (Université nationale Yang Ming Chiao Tung et TSRI) présentera des résultats sur les intégrations 3D monolithiques pour les matériaux 2D. Le résumé offre l’occasion de mettre en évidence certains acronmymes qui peuvent apparaître. Chaque fois que je suis tenté de tronquer «transistor à canal matériel 2D» pour simplement 2D ou alors Transistor 2D, J’hésite car cela rappelle les jours pré-finFET. Peut-être que je suis facilement confus.
Le résumé NYCU-TSRI nous offre 2DM et M3D. Ce ne sont peut-être pas les premières apparitions des acronymes, mais il y a une efficacité indéniable dans «l’électronique M3D-2D» car les auteurs décrivent la future intégration 3D monolithique de transistors à canaux de matériaux 2D.
Les 2DM populaires pour l’étude offrent des températures de traitement attrayantes pour l’intégration avec le traitement du métal backend standard. Il sera bon de se souvenir de ces acronymes, car l’industrie pourrait adopter ces technologies au cours de la prochaine décennie.
Bien que la session de logique et les articles mis en évidence soient intéressants, un autre article 2DM a échappé à cette session pour atterrir sur le Surligner ou session 2. Mais cela fait suite aux séances plénières et vise à capturer les documents importants pour la conférence.
Les contributeurs Intel présenteront Faire progresser l’intégration de transistors NMOS et PMOS 2D monocouches de la croissance à l’ingénierie d’interface de Van Der Waals pour une mise à l’échelle CMOS ultime dans le troisième créneau de la session.
Pour ceux qui s’intéressent à l’avenir du CMOS et à la feuille de route de l’appareil sur plusieurs générations, ce papier est un incontournable. Intel comparera les progrès sur MoS2, WSe2et WS2 ainsi que la croissance des matériaux, l’ingénierie des oxydes de grille et les contacts.
Les articles GAA et 2DM sont certainement tournés vers l’avenir, mais pas aussi futuristes que ceux du calendrier VLSI 2021. Ces technologies de transistors sont en train de devenir bien établies sur la feuille de route.
Revenez là où vous apparteniez autrefois
Malgré l’accent mis sur une technologie très mature, il y a un article qui a attiré mon attention. Avec les investissements en outils qui mettent l’eau à l’œil pour toute usine de semi-conducteurs, extraire des générations supplémentaires des anciennes technologies est devenu un art sacré dans l’entreprise.
Dans cette veine, Applied Materials et les auteurs d’IBM examinent l’extensibilité du double cuivre damascène au-dessous d’un pas de ligne métallique de 28 nm. Dan Edelstein est dans la liste des auteurs. Ce nom sera familier à ceux qui s’intéressent autant que les périphériques à la technologie d’interconnexion en cuivre.
Les chercheurs AMAT / IBM divulguent deux flux de processus pour des métaux de largeur de trace de 10 nm. Un nouveau spin avec dépôt sélectif de barrière de nitrure de tantale et de cuivre refondu (Cu / R-TaN / SB) est proposé pour les puces mobiles de nouvelle génération. Pour les applications de calcul haute performance, l’équipe de recherche suggère un composite cobalt / cuivre.
Les saveurs de ces matériaux sont actuellement en production, et leur évolution continue et leur viabilité seront les bienvenues.
L’écharpe
Ne prenez pas cet aperçu limité comme une indication de l’ampleur des sujets de technologie profonde qui seront présentés à VSLI 2021. Ce ne sont que quelques points forts qui ont attiré mon attention, et ceux-ci ne provenaient que du Symposium technologique. Cette piste propose également des transistors de mémoire et ferroélectriques et de nombreux autres articles intéressants à digérer avec le temps gagné sur le temps de trajet habituel pour cette conférence (au moins pour les Européens et les Nord-Américains).
De nombreux lecteurs d’EE Times sont probablement plus intéressés par le Circuit Symposium, mais cela doit attendre un autre jour.