Le consortium CXL présente les premières démonstrations publiques de la technologie Compute Express Link au SC21


BEAVERTON, Oregon, 15 novembre 2021 – Le consortium CXL, un organisme de normalisation de l’industrie dédié à l’avancement de la technologie Compute Express Link (CXL), présentera l’élan croissant de la technologie CXL au Supercomputing (SC21), qui se tiendra à l’America’s Center à St Louis, Missouri et pratiquement du 15 au 18 novembre. La spécification CXL permet une interconnexion rapide et efficace entre les améliorations du processeur et de la plate-forme et les accélérateurs de charge de travail, tels que les GPU, les FPGA et d’autres solutions d’accélérateur spécialement conçues. 12 entreprises présenteront leurs solutions CXL pendant le salon, y compris des démonstrations multi-fournisseurs qui mettent en valeur l’écosystème CXL en pleine croissance.

logo CXL« Ces démonstrations CXL sont une étape importante pour notre organisation », a déclaré Barry McAuliffe, président de CXL Consortium. « Lorsque le consortium CXL a été fondé il y a deux ans, notre vision était de fournir au secteur une norme ouverte qui accélérerait les performances des centres de données de nouvelle génération. Cette vision est maintenant devenue réalité car plusieurs sociétés membres proposent des solutions CXL mettant en évidence l’interopérabilité entre les fournisseurs et permettant un nouvel écosystème pour l’informatique hautes performances et hétérogène.

« Nous sommes ravis que nos membres se soient réunis pour présenter les premières démonstrations technologiques en direct de CXL au SC21, y compris des solutions comprenant l’extension de mémoire, la prise en charge des points de terminaison, la désagrégation de la mémoire et plus encore », ont déclaré Glenn Ward et Kurt Lender, MWG Co- Chaises, Consortium CXL. « Les démonstrations technologiques mettront en vedette le premier matériel CXL et mettront en évidence des cas d’utilisation dans l’industrie qui bénéficieront de l’interconnexion cohérente du cache à haute vitesse, faible latence et cache de CXL.

Démos CXL à SC’21 :

  • Elastics.Cloud – Preuve de concept : Désagrégation de la mémoire Mémoire locale, étendue et distante : La vidéo de démonstration Elastics.cloud présente sa solution de désagrégation et de mise en commun de la mémoire basée sur la norme émergente CXL. Sa solution Smart Interconnect permettra en outre le partage de mémoire dans des environnements de calcul hétérogènes, tout en améliorant les performances requises par les charges de travail les plus exigeantes. Optimisé pour une meilleure utilisation des composants et des performances améliorées, Elastics.cloud permettra des fonctionnalités sur un modèle de centre de données à plusieurs niveaux, tout en réduisant le coût total de possession à grande échelle.
  • Cadence IP pour la démonstration d’interopérabilité CXL : Dans cette vidéo de démonstration, Cadence présentera son IP de contrôleur de point de terminaison pour CXL 2.0 interopérant avec une plate-forme de serveur hôte CXL. Cette vidéo montrera une liaison CXL réussie avec un analyseur de protocole, un espace de configuration en lecture et en écriture, et en lecture et écriture de la mémoire.
  • GigaIO – L’avenir de la composabilité avec CXL : Avant CXL, l’ensemble du serveur pouvait être désagrégé en pools de ressources (CPU, stockage, accélérateurs), à l’exception de la mémoire. Cette vidéo retrace le parcours et décrit les nouvelles capacités que CXL 1.0 et 2.0 ajouteront à l’espace composable, à savoir un pool de mémoire cohérent et un partage de mémoire dans le cadre d’un rack de centre de données désagrégé.
  • IntelliProp – Démonstration du pont adaptateur en tissu CXL : Démonstration de CXL Fabric Adapter et Fabric Attached memory qui sont gérés à l’aide d’un prototype de logiciel Fabric Manager. La démonstration présente la possibilité de lier dynamiquement des ressources attachées à la structure à un nœud hôte CXL à l’aide de la gestion intrabande via les protocoles CXL et de structure.
  • Méta – Démo du périphérique de mémoire CXL Type 3
  • Technologie de montage MXC + Retimer Vidéo : La démo montre un POC de base FPGA d’un contrôleur d’extension de mémoire (MXC) CXL Type3 prenant en charge les protocoles CXL.mem et CXL.io. Il intègre un contrôleur CXL, un contrôleur de mémoire DDR4/5 et un microprocesseur RISC-V, et prend en charge des interfaces telles que SMBus pour l’hôte, I3C/I2C pour le côté média et une interface SPI pour le flash SPI externe. Un resynchronisation PCIe 5.0 est utilisé pour sécuriser le bilan de liaison afin de répondre aux exigences d’intégrité du signal pour les longs canaux PCIe 5.0 comprenant PCB, connecteur et câble. Il utilise des techniques avancées de conditionnement du signal pour compenser l’atténuation du canal et supprimer les impacts de diverses sources de gigue.
  • Démonstration complète du système CXL multi-fournisseurs entre Astera Labs, Intel et Synopsys : Cette démonstration multi-fournisseurs montre une interopérabilité CXL robuste entre un processeur Intel Sapphire Rapids, la carte Riser Solstice 3U d’Astera Labs avec deux Retimers intelligents Aries CXL et l’IP du contrôleur Synopsys DesignWare CXL, montrant une transmission réussie de CXL.io, CXL.cache, et les transactions CXL.mem.
  • Rambus – Démonstration d’une interconnexion CXL sur une conception basée sur FPGA : Cette vidéo montre les accès en lecture/écriture de CXL.mem à la mémoire de périphérique gérée par l’hôte (HDM) entre un processeur hôte Intel et le contrôleur de périphérique Rambus CXL 2.0 implémenté dans FPGA. La configuration de démonstration comprend le processeur Xeon de pré-production d’Intel en tant qu’hôte, connecté à une carte FPGA instanciant le contrôleur CXL 2.0 de Rambus et la conception de test CXL.mem.
  • Samsung – Intégration fonctionnelle de la base de données en mémoire SAP HANA sur l’extenseur de mémoire CXL de Samsung : Samsung Memory Expander est un nouveau type de périphérique de mémoire qui prend en charge le protocole CXL.mem sur le slot PCIe. L’intégration de bout en bout valide l’écosystème CXL à partir du système d’exploitation, du noyau Linux, du pilote de périphérique CXL, des transactions CXL.mem et du protocole de liaison CXL. Le Memory Solution Lab de Samsung appliquera cette technologie clé pour résoudre les problèmes de mise à l’échelle de la mémoire et du calcul pour ses clients.
  • Synopsys – Démonstration de DesignWare CXL IP : Cette démonstration, une connexion CXL complète de bout en bout, montre un transfert de données réussi entre les solutions DesignWare CXL Root Complex et Endpoint Controller de Synopsys avec une trace et une analyse à pleine vitesse fournies par un analyseur Teledyne LeCroy CXL.
  • Teledyne LeCroy – Démonstration CXL Live Traffic : Cette démonstration montre l’IP complexe racine Synopsys DesignWare CXL interopérant avec l’IP de point final Synopsys DesignWare CXL, en utilisant un analyseur Teledyne LeCroy CXL pour capturer les données et vérifier le comportement.
  • Teledyne LeCroy – Démonstration de conformité CXL : Il s’agit d’une démonstration de l’analyseur de protocole Teledyne LeCroy Summit T516 et de l’exerciseur de protocole Summit Z516 exécutant des tests de conformité CXL 2.0. Celui-ci utilise le logiciel Teledyne LeCroy LinkExpert pour automatiser l’ensemble du processus.

Présentation CXL à SC’21

Le consortium CXL participera également à une session Birds of a Feather « CXL Consortium, Gen-Z Consortium™, SNIA and End-Users – Is Disaggregation of Systems the Future ? » le 17 novembre de 12 h 15 à 15 h 15 CST à l’emplacement 225-226 et en ligne. Le panel d’experts discutera de la façon dont la désagrégation des systèmes et de la mémoire persistante est essentielle pour l’industrie et est rendue possible par les technologies des organisations.

Pour planifier une réunion avec un représentant de CXL pendant SC21, contactez press@computeexpresslink.org.

À propos du Consortium CXL

Le consortium CXL est un organisme de normalisation de l’industrie dédié à l’avancement de la technologie Compute Express Link (CXL). CXL est une interconnexion à grande vitesse offrant une cohérence et une sémantique de mémoire utilisant une connectivité à bande passante élevée et à faible latence entre le processeur hôte et des périphériques tels que des accélérateurs, des mémoires tampons et des périphériques d’E/S intelligents. Pour plus d’informations ou pour vous inscrire, visitez www.computeexpresslink.org.


Source : Consortium CXL

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